台积电上周五举办2024年北美技术论坛，会中揭示最新先进封装及3D IC技术，除了推出系统级晶圆技术，将满足超大规模资料中心未来对AI的需求，也预计2026年整合CoWoS封装技术成为共同封装光学元件，将光连结直接导入封装中。
台积电在论坛上宣布，该公司正研发CoWoS(基板上晶圆上封装)先进封装技术的下个版本，打算在2027推出12个HBM4E堆栈的120x120mm芯片，可让系统级封装增大两倍以上，将达成120x120mm的超大封装，功耗可达数千瓦。
根据采用的不同的硅中间层，台积电把CoWoS封装技术分为CoWoS-S、CoWoS-R及CoWoS-L三种类型，CoWoS能够提高系统性能、降低功耗、缩小封装尺寸，也为台积电在后续的封装技术保持领先奠定了基础。
下个版本的CoWoS所创建的硅中间层，尺寸是光掩模是3.3倍，可封装逻辑电路、8个HBM3或HBM3E内存堆叠、I /O和其他小芯片，最高可达到2831平方毫米，最大基板尺寸为80×80毫米。 据悉，超威Instinct MI300X 和英伟达的 B200 芯片均使用这项技术。
台积电计划在2026年投产下一代CoWoS-L，硅中间层尺寸可达到光掩模的5.5倍，可封装逻辑电路、12个HBM3/HBM3E内存堆叠、I/O和其他芯粒，最高可达到4719平方毫米。 这样的SiP需要更大的基板，但此类处理器将无法使用OAM(加速器模组)。
2027年，台积电还打算在2027年继续推进CoWoS，该技术将使硅中间层的尺寸达到光掩模的8倍以上，这将使小芯片的空间达到6864平方毫米。 该公司设想的设计发法之一有赖于四个系统级垂直堆叠芯片，与12个HBM4内存堆叠跟额外的I/O芯片配对，肯定会消耗大量的电力，需要非常复杂的冷却技术。
CoWoS-L 封装技术的有三大主要功能。 首先，在硅中间层中加入主动组件LCSI，提升芯片设计及封装弹性，可以堆叠多达12颗HBM3.成本比CoWoS-S还低，LSI芯片可在每个产品中具有多种连接架构，也可以重复用于多个产品，其次可在高速传输中减少信号损失或失真，最后则是能在SoC芯片下方整合其他零件如集成被动元件IPD。
CoWoS 是一种半导体的先进封装技术，可以拆成 CoW 和 WoS，前者指的是芯片堆叠、WoS 则是将芯片堆叠在基板上，可提高芯片间的数据传输速度。
透过先进封装技术的进步，半导体芯片制造商有望持续提升芯片效能，绕过3纳米制程逐渐遇到物理极限瓶颈的问题。
台积电总裁魏哲家日前曾表示，CoWoS需求非常、非常强劲，该公司将在2024年扩充超过两倍的CoWoS产能，但即便如此仍无法满足AI客户的半导体需求。
